Underground

home *** CD-ROM | disk | FTP | other *** search

/ Underground / Underground CD1.iso / other / how-to.pl / Alpha-HOWTO.pl.txt next >

Wrap

Text File | 1998-08-03 | 23.9 KB | 595 lines

Alpha HOWTO Autor: Neal Crook neal.crook@reo.mts.digital.com, Digital Equipment (edycja: David Mosberger davidm@azstarnet.com) v0.11, 6 Czerwca 1997 Wersja polska: Leszek Urba±ski tygrys@fidonet.org.pl v0.1, 22 Lipca 1998 Ten dokument jest og≤lnym przedstawieniem istniej▒cych procesor≤w Alpha, chipset≤w do nich, oraz system≤w opartych na tych procesorach. OpisujΩ sprzΩt, a nie oprogramowanie, ukazuj▒c m≤j obszar do╢wiad¡ czenia. Chocia┐ jestem pracownikiem Digital Equipment Corporation, nie jest to oficjalna wypowied╝ Digitala, a wszystkie opinie tu wyra┐one s▒ moimi opiniami, nie za╢ Digitala. Dokument zosta│ napisany w stan¡ dardzie ISO-8859-2. Orygina│ tego dokumentu znajduje siΩ pod adresem http://www.azstarnet.com/~axplinux/. ______________________________________________________________________ Table of Contents 1. Co to jest Alpha 2. Czym jest Digital Semiconductor 3. Procesory Alpha 4. Wydajno╢µ 21064 i 21066 5. Kilka uwag o zegarach 6. Chipsety 7. P│yty g│≤wne 8. O bajtach 9. PALcode 10. Przenoszenie systemu na AlphΩ 11. WiΩcej informacji 12. Bibliografia 13. Od t│umacza ______________________________________________________________________ 1. Co to jest Alpha Alpha jest 64-bitow▒ architektur▒ RISC Digitala. Projekt Alpha zosta│ rozpoczΩty w po│owie 1989 roku, jego celem by│o stworzenie wysokowydajnej alternatywy dla u┐ytkownik≤w VAX'a. Nie by│a to pierwsza architektura RISC zaprojektowana przez Digitala, ale jako pierwsza osi▒gnΩ│a sukces rynkowy. Kiedy Digital og│osi│ wyprodukowanie Alphy w marcu 1992, zdecydowa│ siΩ wej╢µ na rynek p≤│przewodnik≤w, sprzedaj▒c mikroprocesory Alpha. Alpha jest czasami nazywana Alph▒ AXP, z tajemniczych powod≤w, kt≤re nie s▒ warte wyja╢niania. Wystarczy powiedzieµ, ┐e jest to jedno i to samo. 2. Czym jest Digital Semiconductor Digital Semiconductor (DS) jest oddzia│em firmy Digital Equipment Corporation (Digital - nie lubimy nazwy DEC), kt≤ry sprzedaje p≤│przewodniki. Do produkt≤w Digitala zaliczaj▒ siΩ procesory (CPU), chipsety, mostki PCI-PCI i uk│ady peryferyjne PCI dla telekomunikacji i multimedi≤w. 3. Procesory Alpha Obecnie istniej▒ dwie generacje rdzenia CPU (core), kt≤re s▒ implementacj▒ architektury Alpha: ╖ EV4 ╖ EV6 S▒ r≤┐ne opinie na temat znaczenia ,,EV'' (uwaga D.M.: prawdziwa odpowied╝ to oczywi╢cie ,,Electro Vlassic" ``[1]''), numer odpowiada generacji technologii CMOS Digitala, w kt≤rej zosta│ wykonany rdze±. A wiΩc EV4 by│ pierwotnie zaimplementowany w CMOS4. Z biegiem czasu, procesor zwiΩksza swoj▒ wydajno╢µ, poprzez optyczne pomniejszenie do nastΩpnej generacji procesu CMOS. EV45 jest wiΩc rdzeniem EV4 zaimplementowanym w technologii CMOS5. Istnieje du┐a r≤┐nica pomiΩdzy dostosowywaniem projektu do danej technologii, a implementowaniem go od podstaw w tej technologii (nie bΩdΩ siΩ jednak teraz w to wg│Ωbia│). Jest te┐ parΩ innych symboli: CMOS4S (pomniejszenie CMOS4) i CMOS5L. Prawdziwi technofile bΩd▒ chcieli wiedzieµ, ┐e CMOS4 jest technologi▒ 0.75 mikronow▒, CMOS5 jest technologi▒ 0.5 mikronow▒, a CMOS6 0.35 mikronow▒. A oto konkretne procesory z r≤┐nymi rdzeniami: 21064-150,166 EV4 (pierwotnie), EV4S (obecnie) 21064-200 EV4S 21064A-233,275,300 EV45 21066 LCA4S (rdze± EV4, z jednostk▒ zmiennoprzecinkow▒ EV4) 21066A-233 LCA45 (rdze± EV4, ale z jednostk▒ zmiennoprzecinkow▒ EV45) 21164-233,300,333 EV5 21164A-417 EV56 21264 EV6 Rdze± EV4 jest dwuinstrukcyjny (dual-issue), znaczy to, ┐e mo┐e wykonaµ dwie instrukcje na jednostkΩ zegara, posiada superpotokowy rdze± z jednostk▒ liczb ca│kowitych (superpipelined core with integer unit), jednostkΩ zmiennoprzecinkow▒ i przewidywanie instrukcji (branch prediction). Jest w pe│ni krosowalny (bypassed), korzysta z technologii 64-bitowej i o╢miokilobajtowych pamiΩci cache, po jednej dla Instrukcji i Danych. Jednostki cache obs│uguj▒ technologiΩ ,,write-through'' - nigdy nie zostaj▒ ,,zanieczyszczone''. Rdze± EV45 ma parΩ usprawnie± w stosunku do EV4 - usprawniono trochΩ jednostkΩ zmiennoprzecinkow▒ i dodano 16KB cache (po jednym dla Instrukcji i Danych, obs│uguje parzysto╢µ). (uwaga D.M.: w wiadomo╢ci email Neil Crook zauwa┐y│, ┐e zmiany w jednostce FPU (jednostka zmiennoprzecinkowa, ang. floating point unit) poprawiaj▒ wydajno╢µ podzielnika. Podzielnikowi FPU EV4 dzielenie o pojedy±czej precyzji zabiera 34 cykle zegara, a dzielenie o podw≤jnej precyzji 63 cykle (niezale┐nie od danych). Dla por≤wnania FPU EV45 zabiera to zwykle 19 cykli (do 34) i 29 cykli (do 63) (zale┐nie od danych).) Rdze± EV5 jest czteroinstrukcyjny, superpotokowany, w pe│ni krosowalny itp. Posiada 8 kilobajtowe pamiΩci cache, po jednej dla I i D. Cache te obs│uguj▒ metodΩ ,,write-through''. Ma te┐ 96 kilobajtowy tr≤jdro┐ny cache drugiego poziomu Scache (w procesorze), u┐ywaj▒cy metody ,,write-back'' (mo┐e zostaµ zanieczyszczony). Ca│kowity wzrost wydajno╢ci EV4->EV5 jest wiΩkszy ni┐ wzrost spowodowany samym zwiΩkszeniem szybko╢ci zegara. Zosta│a te┐ ulepszona mikroarchitektura, dla zmniejszenia op≤╝nie± producenta/klienta na niekt≤rych trasach danych. EV56 posiada mikroarchitekturΩ podobn▒ do EV5, jednak┐e dodaje nowe instrukcje dla 8 i 16-bitowych obci▒┐e± (zobacz sekcjΩ ,,``O bajtach''''. Instrukcje te znajduj▒ zastosowanie g│≤wnie w sterownikach urz▒dze±. Rdze± EV56 jest zaimplementowany w CMOS6, kt≤ry jest technologi▒ 2.0V. 21064 zosta│ uko±czony w marcu 1992. U┐ywa rdzenia EV4, ze 128-bitow▒ szyn▒ danych. Szyna obs│uguje ,,│atwe'' pod│▒czenie zewnΩtrznego cache'u drugiego poziomu, z rozmiarem bloku 256 bit≤w. Zegar Bcache jest konfigurowalny ca│kowicie programowo. 21064 mo┐e te┐ byµ skonfigurowana do u┐ywania 64-bitowej szyny zewnΩtrznej (nie jestem jednak pewien, czy jakakolwiek p│yta g│≤wna dostΩpna w sprzeda┐y u┐ywa tego trybu). 21064 nie wymusza ┐adnego sposobu u┐ywania Bcache'u, jednak┐e zazwyczaj jest on skonfigurowany jako write-back cache. 21064 zawiera obej╢cia pozwalaj▒ce zewnΩtrznemu sprzΩtowi utrzymaµ zgodno╢µ cache'u z Bcache'm i wewnΩtrzn▒ pamiΩci▒ podrΩczn▒, ale nie polecam tego sposobu. 21066 u┐ywa rdzenia EV6; zawiera wewnΩtrzny kontroler pamiΩci oraz mostek PCI. Dla oszczΩdzania wyprowadze± procesora, kontroler pamiΩci ma 64-bitow▒ szynΩ danych (ale wewnΩtrzne pamiΩci podrΩczne maj▒ rozmiar blokowy 256 bit≤w, tak jak 21064, a wiΩc wype│nienie bloku zajmuje 4 cykle zegara szyny). Kontroler pamiΩci obs│uguje zewnΩtrzny Bcache i zewnΩtrzne DRAM'y. CzΩstotliwo╢µ zegara Bcache i DRAM'≤w jest konfigurowana ca│kowicie programowo, mo┐e byµ dostosowana do rozdzielczo╢ci cyklu zegara CPU. Czterocyklowy proces wype│niania bloku cache nie jest taki z│y, na jaki wygl▒da, poniewa┐ dostΩp do DRAM'u dzia│a w trybie stronicowania. Niestety, kontroler pamiΩci nie obs│uguje ┐adnego z nowych ezoterycznych DRAM'≤w (SDRAM, EDO lub BEDO), ani synchronicznych RAM pamiΩci podrΩcznej. Interfejs szyny PCI jest w pe│ni zgodny z norm▒ rev2.0 i dzia│a na czΩstotliwo╢ci 33MHz. 21164 ma 128-bitow▒ szynΩ danych; obs│uguje odczyt rozdzielony (split read), do 2 odczyt≤w na raz (pozwala to na stuprocentowe wykorzystanie szyny danych w idealnych warunkach - mo┐na teoretycznie przesy│aµ 128 bit≤w danych w ka┐dym cyklu zegara szyny). 21164 pozwala na │atwe pod│▒czenie zewnΩtrznego cache'u trzeciego poziomu (Bcache), pozwala na synchronizacjΩ zewnΩtrznych system≤w ze wszystkimi pamiΩciami podrΩcznymi. Rozwi▒zania wieloprocesorowe s▒ wiΩc │atwe do zaimplementowania. 21164A zosta│ uko±czony w pa╝dzierniku 1995. U┐ywa rdzenia EV56; jego wyprowadzenia s▒ kompatybilne z 21164, jednak wymaga on oddzielnych szyn zasilaj▒cych - wszystkie piny zasilania pobieraj▒ce +3.3V w 21164 zosta│y podzielone na dwie grupy; jedna pobiera 2.0V dla rdzenia CPU, a druga 3.3V dla sekcji I/O (wej╢cia-wyj╢cia). Inaczej ni┐ w innych implementacjach, wyprowadzenia 21164 nie toleruj▒ piΩciu wolt≤w. Rezultatem tych zmian jest niekompatybilno╢µ p│yt g│≤wnych 21164 z procesorami 21164A (zauwa┐ jednak, ┐e zaprojektowanie p│yty 21164A obs│uguj▒cej 21164 nie by│oby trudne). 21164A ma te┐ kilka nowych wyprowadze± dla obs│ugi nowych 8 i 16-bitowych obci▒┐e±. Polepsza te┐ obs│ugΩ synchronicznych SRAM'≤w do implementacji zewnΩtrznego Bcache. 4. Wydajno╢µ 21064 i 21066 21064 i 21066 maj▒ ten sam rdze± (EV4). Je┐eli ten sam program zostanie uruchomiony na 21064 i 21066, przy takiej samej szybko╢ci zegara, r≤┐nica w wydajno╢ci jest tylko rezultatem [wiΩkszej] przepustowo╢ci Bcache/pamiΩci. Ka┐dy w▒tek kodu, maj▒cy du┐y wsp≤│czynnik wsp≤│pracy z wewnΩtrznymi pamiΩciami cache, bΩdzie wykonywa│ siΩ tak samo na obu jednostkach. Istniej▒ dwa g│≤wne ograniczniki wydajno╢ci: 1. Kod kt≤ry wykonuje du┐▒ liczbΩ zapisywa±. Chocia┐ 21064 i 21066 maj▒ bufory zapisu, ┐eby pokryµ niekt≤re op≤╝nienia to i tak kod kt≤ry intensywnie zapisuje bΩdzie zd│awiony przez przepustowo╢µ zapisu na szynie systemowej. To zjawisko zwiΩksza siΩ, poniewa┐ wewnΩtrzna pamiΩµ podrΩczna cache dzia│a w trybie ,,write- through''. 2. Kod, kt≤ry chce traktowaµ liczby zmiennoprzecinkowe (float) jako ca│kowite (integer). Architektura Alphy nie pozwala na przysy│anie w trybie rejestr-rejestr z rejestr≤w ca│kowitych na zmiennoprzecinkowe. Taka konwersja musi byµ dokonana w pamiΩci (i dlatego, poniewa┐ wewnΩtrzna pamiΩµ podrΩczna dzia│a w trybie w-t, w Bcache). (uwaga D.M.: wygl▒da na to, ┐e zar≤wno EV4, jak i EV45 mog▒ wykonaµ konwersjΩ przez podstawowy cache danych (Dcache), zak│adaj▒c, ┐e pamiΩµ jest ju┐ stronicowana. W takim przypadku, zawarto╢µ sekwencji konwersji bΩdzie uaktualniaµ Dcache, a kolejne obci▒┐enie jest w stanie, pod pewnymi warunkami, odczytaµ uaktualnion▒ warto╢µ d-cache, zapobiegaj▒c ka┐dorazowemu obej╢ciu trasy przez Bcache. W praktyce, najlepiej jest wykonywaµ instrukcje stq/ldt lub stt/ldq jednocze╢nie, co jest jednak nieintuicyjne. Je┐eli por≤wnasz 21064A i 21066A, powstaje dodatkowy czynnik w postaci r≤┐nych rozmiar≤w Icache i Dcache w tych procesorach. 21164 rozwi▒zuje oba problemy: osi▒ga znacznie wiΩksze przepustowo╢ci szyny systemowej (pomimo tego, ┐e ma tak▒ sam▒ ilo╢µ wyprowadze± sygna│owych - tak, wiem, ┐e ma dwa razy wiΩcej pin≤w ni┐ 21064, ale wszystkie dodatkowe to zasilanie i masa! (tak, naprawdΩ!!)), posiada r≤wnie┐ pamiΩµ podrΩczn▒ pracuj▒c▒ w trybie write-back. Jedyny problem, kt≤ry pozostaje, to odpowied╝ na pytanie ,,ile kosztuje?''. 5. Kilka uwag o zegarach Wszystkie obecnie produkowane procesory Alpha u┐ywaj▒ szybkich zegar≤w, poniewa┐ ich mikroarchitektury zosta│y zaprojektowane w tzw. systemie kr≤tkich cykli zegara (short-tick design). Dlatego te┐ ┐adna z szyn systemowych nie musi dzia│aµ z potwornymi prΩdko╢ciami. ╖ W 21066(A), 21064(A) i 21164 zewnΩtrzna pamiΩµ cache (Bcache) jest ca│kowicie pogramowalna, nawet do rozdzielczo╢ci zegara CPU. Na przyk│ad w 275MHz-owym procesorze czas dostΩpu czytania Bcache mo┐e byµ kontrolowany z szybko╢ci▒ 3.6ns. ╖ W 21066(A) zegar DRAM jest tak┐e programowalny, do rodzielczo╢ci zegara CPU (nie zegara PCI, zegara procesora). ╖ W 21064(A) i 21164(A), czΩstotliwo╢µ szyny systemowej jest mno┐nikiem czΩstotliwo╢ci zegara CPU. WiΩkszo╢µ p│yt g│≤wnych 21064 taktuje szynΩ systemow▒ zegarem o czΩstotliwo╢ci 33MHz. ╖ P│yty g│≤wne, u┐ywaj▒ce 21066 mog▒ taktowaµ PCI ka┐d▒ czΩstotliwo╢ci▒ relatywn▒ do czΩstotliwo╢ci CPU. Jednak┐e PCI powinno byµ taktowane czΩstotliwo╢ci▒ 33MHz. ╖ P│yty u┐ywaj▒ce chipsetu APECS (zobacz sekcjΩ ``Chipsety'') taktuj▒ szynΩ systemow▒ czΩstotliwo╢ci▒ r≤wn▒ czΩstotliwo╢ci szyny PCI. Znaczy to, ┐e obie szyny dzia│aj▒ zwykle na 25 lub 33MHz (poniewa┐ te czΩstotliwo╢ci po pomno┐eniu s▒ r≤wne czΩstotliwo╢ci procesora). Zegar kontrolera DRAM na p│ytach APECS jest ustawiany programowo w granicach czΩstotliwo╢ci szyny systemowej procesora. Uwaga: Kto╢ zasugerowa│, ┐e wydajno╢µ jego 21066 by│a za niska, poniewa┐ kontroler pamiΩci tego procesora pracowa│ tylko na 33MHz. Jednak superszybkie systemy 21064A posiadaj▒ kontrolery pamiΩci taktowane ,,tylko'' 33MHz. 6. Chipsety DS sprzedaje dwa chipsety wspomagaj▒ce CPU. Chipset 2107x (APECS) obs│uguje 21064(A), a 2117x (ALCOR) obs│uguje 21164. Zapowiadany jest 2117xA (ALCOR 2), stosowany w 21164A. Oba chipsety posiadaj▒ kontrolery pamiΩci i mostki PCI dla procesor≤w. APECS korzysta z 32-bitowego mostka PCI, ALCOR natomiast z 64-bitowego, kt≤ry (zgodnie z wymaganiami specyfikacji PCI) mo┐e obs│ugiwaµ zar≤wno 32, jak i 64-bitowe urz▒dzenia PCI. APECS sk│ada siΩ z 6 208-pinowych uk│ad≤w (cztery 32-bitowe prze│▒czniki danych (DECADE), jeden kontroler systemu (COMANCHE), jeden kontroler PCI (EPIC)). Zapewnia kontroler DRAM (128-bitowa szyna pamiΩci) i interfejs PCI. Wykonuje te┐ ca│▒ pracΩ potrzebn▒ do utrzymania zgodno╢ci pamiΩci, kiedy urz▒dzenie PCI wykonuje bezpo╢redni dostΩp do/z pamiΩci (ang. DMA, Direct Memory Acces). ALCOR zawiera 5 uk│ad≤w (4 64-bitowe prze│▒czniki danych (Data Switch, DSW) - 208-pinowe PQFP i jeden kontrolny (Kontrola, Adresy I/O, CIA) - 383-pinowy plastykowy PGA). Zapewnia kontroler DRAM (265-bitowa szyna pamiΩci), oraz interfejs PCI. W ten sam spos≤b co APECS obs│uguje DMA. Nie istnieje chipset dla 21066, poniewa┐ kontroler pamiΩci i mostek PCI s▒ zintegrowane z procesorem. 7. P│yty g│≤wne Grupa in┐ynieryjna DS produkuje wzorcowe projekty, u┐ywaj▒ce Alphy i w/w chipsety. S▒ to w wiΩkszo╢ci p│yty rozmiaru PC-AT, z funkcjonalno╢ci▒ nowoczesnej p│yty g│≤wnej do Pentium. Pierwotnie te przyk│adowe p│yty mia│y byµ u┐ywane jako punkty startu dla firm produkuj▒cych tego typu produkty. Te projekty pierwszej generacji by│y nazywane p│ytami ewaluacyjnymi (Evaluation Board, EB). Poniewa┐ ilo╢µ czynno╢ci in┐ynieryjnych potrzebnych do wykonania p│yty g│≤wnej wzros│a (z powodu zegar≤w o du┐ych prΩdko╢ciach i norm emisji i podatno╢ci na zak│≤cenia), nacisk zosta│ postawiony na produkcjΩ p│yt g│≤wnych nadaj▒cych siΩ do sprzeda┐y detalicznej. Oddzia│y p│yt g│≤wnych Digitala wyprodukowa│y kilka generacji maszyn u┐ywaj▒cych procesor≤w Alpha. Niekt≤re z tych system≤w u┐ywaj▒ logiki wspomagaj▒cej zaprojektowanej przez te oddzia│y, a inne chipset≤w DS. W niekt≤rych przypadkach, p│yty u┐ywaj▒ kombinacji obu tych technik. R≤zne firmy produkuj▒ p│yty u┐ywaj▒ce procesor≤w Alpha. Niekt≤re projektuj▒ systemy od podstaw, inne za╢ u┐ywaj▒ chipset≤w DS, powielaj▒ lub modyfikuj▒ przyk│adowe projekty Digitala, a nawet produkuj▒ komputery oparte na zbudowanych i przetestowanych p│ytach DS. EB64: Nie u┐ywana ju┐ p│yta do 21064 z kontrolerem pamiΩci wykorzystuj▒cym logikΩ programowaln▒. Wej╢cie/Wyj╢cie jest zapewnione przez u┐ycie logiki programowalnej do interfejsowania uk│adu-mostu 486<->ISA. Wbudowany Ethernet, SuperI/O (2 p. szeregowe, 1 p. r≤wnoleg│y, FDD) i ISA. Rozmiar PC-AT. Wykorzystuje standardowe zasilacze PC. EB64+: Do 21064/21064A (wykorzystuje APECS). Posiada szyny ISA i PCI (3 ISA, 2 PCI, jedna para jest dzielona). Obs│uguje 36-bitowe SIMM'y DRAM. Most do ISA'y jest tworzony za pomoc▒ mostka Intel SaturnI/O PCI-ISA. P│yta posiada wbudowany kontroler SCSI (NCR 810 na PCI), Ethernet (Digital 21040), kontroler klawiatury i myszy (z│▒cze PS/2), SuperI/O (2 sz. 1 r., FDD), RTC (ang. Real Time Clock - zegar czasu rzeczywistego - przyp. t│um.)/NVRAM. Boot ROM to EPROM (to niedobrze - vide MILO HOWTO - przyp. t│um.). Rozmiar PC-AT. Wykorzystuje standardowe zasilacze PC. EB66: Do 21066 lub 21066A. Podsystem Wej╢cia/Wyj╢cia jest identyczny do EB64+. Rozmiar PC-AT. Wykorzystuje standardowe zasilacze PC. Schemat EB66 zosta│ opublikowany jako plakat reklamowy dla 21066 jako "pierwszy mikroprocesor na ╢wiecie posiadaj▒cy wewnΩtrzny kontroler PCI" (dla fan≤w plotek: s▒ dwie wersje tego plakatu - ja narysowa│em obwody i napisa│em has│o [reklamowe] dla pierwszej, a jacy╢ Amerykanie zmienili has│o dla drugiej wersji). EB164: Do 21164 (i to jest w IMHO najlepszy wyb≤r - sam na takim systemie pracujΩ - a pracowa│em na wielu alfach - przyp. t│um.), u┐ywa ALCOR'a. Posiada szyny ISA i PCI (3 sloty ISA, 2 64-bitowe sloty PCI (jeden jest wsp≤│dzielony ze slotem ISA) i dwa 32-bitowe sloty PCI). U┐ywa SIMM'≤w ,,plug-in'' do Bcache. Podsystem I/O zawiera SuperI/O (2 sz., 1 r., FDD), kontroler klawiatury i myszy (z│▒cze PS/2), RTC/NVRAM. Boot ROM to Flash (EEPROM - przyp. t│um.). Rozmiar p│yty PC-AT. Wymaga zasilacza o napiΩciu 3.3V. AlphaPC64 (Cabriolet): pochodzi od EB64+, ale teraz to p│yta baby-AT z Flash Boot ROM. Nie posiada kontrolera SCSI ani Ethernetu. Trzy sloty ISA, cztery sloty PCI (jedna para to slot dzielony), u┐ywa SIMM'≤w Bcache typu ,,plug-in''. Wymaga zasilacza o napiΩciu 3.3V. AXPpci33 (NoName): jest bazowany na EB66. Ta p│yta jest produkowana przez Techniczny OEM (TOEM) Digitala. Jest przeznaczona dla procesora 21066 o szybko╢ci 166MHz albo 233MHz. Jest to p│yta rozmiaru baby-AT i wykorzystuje standardowe zasilacze PC. Posiada 5 slot≤w ISA i 3 sloty PCI (jedna para jest dzielona). S▒ dwie wersje p│yty - ze z│▒czami klawiatury typu PS/2 lub du┐ego DIN. Inne p│yty g│≤wne dla procesor≤w 21066: wiΩkszo╢µ, je┐eli nie wszystkie p│yty dla 21066 s▒ bazowane na EB66 - nie ma wielu rozwi▒za± systemowych dla p│yt 21066, poniewa┐ kontrola jest wykonywana w procesorze. Multia (Universal Desktop Box): Jest to bardzo ma│y system podstawowy, wykorzystuj▒cy 21066. Na p│ycie znajduj▒ siΩ: 2 gniazda PCMCIA, chip grafiki TGA (21030), Ethernet (chip 21040), kontroler SCSI NCR 810, oraz kontroler stacji dysk≤w, dwa porty szeregowe i jeden r≤wnoleg│y. Ma ma│e mo┐liwo╢ci rozszerzenia (jeden slot PCI), ze wzglΩdu na ma│y rozmiar. (Jest jakie╢ ograniczenie w u┐ywaniu slotu PCI, nie pamiΩtam jakie) (Zauwa┐, ┐e s▒ te┐ Multie do 21066A i Pentium). DEC PC 150 AXP (Jensen): Jest to bardzo stary system Digitala - jeden z system≤w Alpha pierwszej generacji. Jest tutaj za│▒czony tylko z powodu dostΩpno╢ci takich p│yt na rynku komputer≤w u┐ywanych. Jensen jest stoj▒c▒ na pod│odze wie┐▒. U┐ywa 150MHz 21064 (p≤╝niejsze wersje u┐ywa│y szybszych procesor≤w, ale nie jestem pewien co do prΩdko╢ci). P│yta u┐ywa│a logiki programowalnej do interfejsowania mostu 486 EISA - CPU. Inne systemy 21064(A): Istniej▒ 3 lub 4 p│yty (nie za│▒czam tu system≤w Digitala) i wszystkie, kt≤re znam, wyeluowa│y z EB64+. S▒ to: ╖ EB64+ (niekt≤rzy sprzedawcy pakowali p│ytΩ i sprzedawali j▒ bez modyfikacji); rozmiar AT. ╖ Krewny EB64+ firmy Aspen Systems; rozmiar baby-AT. ╖ P│yta serwera firmy Aspen Systems; du┐o slot≤w PCI (razem z mostem PCI). ╖ AlphaPC64 (Cabriolet), rozmiar baby-AT. Inne systemy 21164(A): Jedyne, kt≤re znam, a nie s▒ klonami EB164, to p│yta wykonana przez DeskStation. System ten zosta│ zaimplementowany przy u┐yciu kontroler≤w I/O oraz pamiΩci stosowanych przez DeskStation. Nie znam ich stosunku do Linuxa. 8. O bajtach Kiedy architektura Alpha zosta│a przedstawiona, by│a unikalna po╢r≤d innych architektur RISC z powodu przetwarzania 8 i 16-bitowych obci▒┐e± i zmiennych. Wspomaga│a te┐ 32 i 64-bitowe. (,,longword'' i ,,quadword'' wg. nomenklatury Digitala). Projektanci (Dick Sites, Rich Witek) wyja╢nili t▒ decyzjΩ nastΩpuj▒cymi zaletami: 1. Obs│uga bajt≤w w pamiΩci podrΩcznej i podsystemie pamiΩci zwykle zwalnia dostΩp do 32 i 64-bitowych danych. 2. Obs│uga bajt≤w czyni ciΩ┐kim zbudowanie uk│adu korekcji b│Ωd≤w cache/pamiΩci o du┐ej prΩdko╢ci. Alpha kompensuje to przez zapewnienie silnych instrukcji manipuluj▒cych grupami bajt≤w w rejestrach 64-bitowych. Standardowe programy testuj▒ce operacje na │a±cuchach (strings) (np. programy testuj▒ce magazynu ,,Byte'') pokazuj▒, ┐e wydajno╢µ Alphy jest bardzo wysoka przy operacjach na bajtach. Absencja bajtowych obci▒┐e± i │adunk≤w zmienia dzia│anie prze│▒cznik≤w (semaphores) w oprogramowaniu, oraz podsystem≤w wej╢cia/wyj╢cia. Rozwi▒zanie problemu I/O Digitala, to u┐ycie kilku niskopoziomowych linii adresowych do zdefiniowania rozmiaru danych podczas przesy│ania I/O, oraz do dekodowania tych danych jako bajt≤w. Jest to tzw. rozproszone adresowanie (sparse addressing). Marnuje ono przestrze± adresow▒ i powoduje fragmentacjΩ pamiΩci I/O (wiΩcej o skutkach rozproszonego adresowania kiedy uda mi siΩ co╢ o tym napisaµ). Zauwa┐, ┐e pamiΩµ I/O w tym kontek╢cie odnosi siΩ do wszystkich zasob≤w systemowych PCI i dlatego odnosi siΩ zar≤wno do pamiΩci PCI, jak i do przestrzeni adresowej PCI. Kiedy na rynek wyszed│ 21164A, architektura Alphy musia│a ju┐ zawieraµ adresowanie bajt≤w. Wykonywanie tych nowych instrukcji na wcze╢niejszych procesorach spowoduje wyj▒tek ,,OPCDEC'' kodu PAL, a wtedy kod bΩdzie obs│ugiwa│ ten wyj▒tek, co bΩdzie mia│o wp│yw na wydajno╢µ. Skutkiem tego powninno byµ (wg. mnie) ograniczenie korzystania z tych instrukcji do sterownik≤w urz▒dze±, a nie kodu aplikacji. Te nowe bajtowe obci▒┐enia i │adunki znacz▒, ┐e przysz│e chipsety bΩd▒ w stanie obs│ugiwaµ zdefragmentowan▒ przestrze± I/O. 9. PALcode To jest miejsce na sekcjΩ opisuj▒c▒ kod PAL. NapiszΩ j▒, je┐eli bΩdzie wystarczaj▒ce zainteresowanie. 10. Przenoszenie systemu na AlphΩ Mo┐liwo╢µ uruchamiania Linuxa na ka┐dej maszynie z Alph▒ jest ograniczona tylko twoimi mo┐liwo╢ciami zdobycia informacji ma│ych detali jej wnΩtrza. Poniewa┐ istniej▒ wersje Linuxa na EB66, EB64+ i EB164, wszystkie systemy oparte na 21066, 21064/APECS lub 21164/ALCOR powinny dzia│aµ pod Linuxem z ma│ymi albo bez ┐adnych modyfikacji. G│≤wna r≤┐nica pomiΩdzy tymi p│ytami g│≤wnymi, to spos≤b, w jaki route'uj▒ przerwania. S▒ trzy ╝r≤d│a przerwa±: ╖ urz▒dzenia na p│ycie ╖ urz▒dzenia PCI ╖ urz▒dzenia ISA Wszystkie systemy u┐waj▒ mostku Intel System I/O (SIO), jako mostu PCI <-> ISA (g│≤wna szyna I/O to PCI, ISA jest drugorzΩdn▒ szyn▒ u┐ywan▒ do obs│ugi wolniejszych i ,,wyw│aszczaj▒cych'' (ang. legacy) urz▒dze±). SIO sk│ada siΩ z tradycyjnej, po│▒czonej pary 8259-tek. Niekt≤re systemy (np. NoName) route'uj▒ wszystkie przerwania przez SIO do procesora, a inne maj▒ oddzielny kontroler przerwa± i route'uj▒ wszystkie przerwania PCI i przerwanie SIO (wyj╢cie 8295) przez niego, a wszystkie przerwania ISA przez SIO. Inne r≤┐nice pomiΩdzy systemami to: ╖ liczba slot≤w ╖ posiadane urz▒dzenia wbudowane w p│ytΩ ╖ posiadany Boot ROM - Flash lub EPROM 11. WiΩcej informacji Wszystkie p│yty ewaluacyjne Digital Semiconductor oraz projekty p│yt g│≤wnych nie s▒ zastrze┐one, a ca│y zestaw dokumentacji do jednego projektu kosztuje oko│o 50$. Sk│adaj▒ siΩ na niego wszystkie schematy, ╝r≤d│a czΩ╢ci programowalnych, arkusze danych dla procesora i chipsetu. Zestawy dokumentacji mo┐na zakupiµ u dystrybutor≤w Digital Semiconductors. Nie sugerujΩ tutaj, ┐eby szybko i╢µ i kupiµ te zestawy, ale chcΩ zaznaczyµ, ┐e takie informacje s▒ dostΩpne. Mam nadziejΩ, ┐e to HOWTO by│o pomocne. Komentarze/uaktualnienia/sugestie rozwoju przesy│aj do Neala Crooka. 12. Bibliografia [1] Bill Hamburgen, Jeff Mogul, Brian Reid, Alan Eustace, Richard Swan, Mary Jo Doherty i Joel Bartlett. Opis Organicznych System≤w Iluminacyjnych. DEC WRL, Uwaga Techniczna 13, Kwiecie± 1989. 13. Od t│umacza Poniewa┐ by│o to HOWTO dosyµ skomplikowane pod wzglΩdem technicznym, u┐y│em tutaj wielu wyra┐e± niezrozumia│ych dla ludzi nie zajmuj▒cych siΩ elektronik▒ cyfrow▒. Jeden rzut oka do ksi▒┐ki o elektronice dla pocz▒tkuj▒cych powinien rozwiaµ te w▒tpliwo╢ci. To HOWTO jest jednym z dw≤ch potrzebnych do uruchomienia Linuxa na Alfie. Drugie to MILO-HOWTO, kt≤re znajduje siΩ w wersji polskiej na serwerze projektu JTZ (http://www.jtz.org.pl/). Opisuje ono program │aduj▒cy Linuxa na AlfΩ (odpowiednik LILO). Jak zwykle, je┐eli znajdziesz jakie╢ b│Ωdy albo masz ciekawe sugestie, napisz do mnie.